MOS管-襯底偏置效應圖文詳解分享-KIA MOS管
信息來源：本站 日期：2023-06-19
襯底偏置效應，就是當襯底（body/substrate）和源（source）之間的電勢差Vbs不為零的時候，所產生的一些效應的統稱。
以Bulk NMOS為例，來說一下Vbs不為零的時候會發生什么。
1、第一個襯底偏置效應，閾值電壓（Vth）會發生變化。
上圖中，Vthc_7為閾值電壓（具體來說，是用恒定電流法求得的閾值電壓，參考電流為Lg/Wg*10^-7）。Lg為柵氧化層長度，tox為柵氧化層厚度。柵氧化層寬度Wg=10um。Vds為源漏之間電壓，此處為50mV，處于線性區。
由上圖我們可以觀察到，在給襯底加上負偏壓之后，NMOSFET的閾值電壓會相應上升。這是最為重要的一個襯底偏置效應。（上圖中還可以觀測到短溝道效應和反短溝道效應，此處不展開）。關于這一襯底偏置效應的解釋，可以從能帶圖來入手。
上圖是一個NMOS能帶圖。此處需要注意：能帶圖是“能量圖”，是用來表征電子的能量的圖。電子的能量等于 電子所帶電荷*電子的電勢 。因為電子帶負電，所以電勢越高，能量越低。
如果我們給襯底加上負壓，那么襯底的電子能量會變高（也就是圖中G區域會變高）。也就是說源漏之間的勢壘高度會變高。那么必然需要更大的柵極電壓才能導通源漏，也就是說，閾值電壓變高了。
2、第二個襯底偏置效應，亞閾值擺幅（subthreshold swing）會變化。
根據亞閾值擺幅的公式：
上面公式中的CD減小；S會減小。
聯系方式：鄒先生
聯系電話：0755-83888366-8022
手機：18123972950
QQ：2880195519
聯系地址：深圳市福田區金田路3037號金中環國際商務大廈2109
請搜微信公眾號:“KIA半導體”或掃一掃下圖“關注”官方微信公眾號
請“關注”官方微信公眾號:提供 MOS管 技術幫助
免責聲明：本網站部分文章或圖片來源其它出處，如有侵權，請聯系刪除。
